* 原理图中有红色波浪线提示的，有显式的错误，先修改好。
* 原理图中流水线编号必须唯一，否则无法区分； * 例如不能同时出现''C1''、''C1''或者''C?''、''C?''。
* 需要电气连接的两个引脚之间是否都有同样的网络标签''Nets Label''； * 网络标签要放置在导线上，而不是引脚甚至元件上，也不能离导线太远； * 否则，及时查错通过了，在PCB板上仍会出现断线。
* 有的同学可能会将电路端口的VCC和GND接反，导致报错。
* 电子版教材3.7节电路端口和信号线束的背景没有了，在识别时要注意； * 教材3.7节中的电源电路缺少VCC和GND电路端口，添加一下； * 请参考本网站设计图例中给出的文档。
* 层次化原理图中报找不到某些''Port''，检查子图中是否缺少了，同时检查工程及工程下的文件是否在同一个文件目录下； * 同时需要确保子图与主图关联上（主要是''Filename''，一般自下而上''Create sheet symbol from sheet symbol or HDL''就不会有这样的问题） * 另外需要查看子图和总图是否已经放在同一个工程下了。
* 原理图引脚连接处出现红色的''X''，要么导线与引脚没有接上，要么是多余的''X''选中删除即可； * 导线连不上也可能是绘图过程中修改了栅格，前后不一致导致导线无法捕获引脚，可以在添加导线时按住''shift+e''自动捕获。
* 原理图引脚连接处出现黑色粗点，说明导线与引脚相交但未接上。
* 层次化原理图主图中出现''Missing harness type on harness''，检查子图中的信号束''Port''，一般需要在主图中打开''Port''，修改''Type''为''Harness'' * 若下拉菜单为空白，则需要检查是否与子图成功关联，或者检查子图中信号线束连接器上面的类型标签Harness是否离的太远了。
* 层次化原理图可以先编译子图查基本错误； * 后续一定要编译整个工程。
* VCC与GND在个元件中对应的是''Power''引脚，故VCC与GND相关''Port''的I/O类型应为''unspecified''； * 默认是''unspecified''，不用做修改。
* MAX232ACPE存在第一、第二传输通道，教材中的例子只用了一个； * 输入类型引脚11和13没有使用，但在AD14电气规则设置中不允许输入类型引脚悬空； * 可忽略该错误，或者修改引脚11和13为''passive''。
* Bus报错''Duplicate Net Names Wire N000-1''，图中存在多条Bus时，需要给总线加网络''Net Labels''； * 例如：''PA[0...7]''和''PC[0...7]''。
* 自建了封装DPY_8_4在集成库''My IntLib''中，生成PCB检验是总报其封装未找到？ * 需要将自建的集成库移到顶端，或者删除某些无关的自建库，原因是某些前面的自建库中已经有了该元件却没有封装。
* 自建元件封装时，封装的引脚号要和元件原理图的引脚号对应好； * 否则在使用时，PCB板中引脚的连接会断线。